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Intel 18A-P e TSMC A16 saranno i protagonisti dell'Advanced Node Race al simposio VLSI

Voci di settore suggeriscono che Apple potrebbe diventare uno dei primi ad adottare la tecnologia di processo 18A-P di Intel, utilizzandola potenzialmente per i futuri chip della serie M.Si prevede che ulteriori dettagli tecnici verranno divulgati al simposio VLSI a metà giugno.Secondo le informazioni pubblicate sul sito Web VLSI, il processo 18A-P aggiornato di Intel può ridurre il consumo energetico di oltre il 18% allo stesso livello di prestazioni rispetto al processo 18A standard, o fornire un aumento di prestazioni di oltre il 9% alla stessa potenza.

In questo contesto, il prossimo simposio VLSI è diventato un palcoscenico importante per la competizione tra Intel e TSMC nella tecnologia di processo avanzata.Si prevede che TSMC presenterà all'evento la sua tecnologia CMOS A16 angstrom da 2 nm.Il processo utilizza transistor gate-all-around, o GAA, e introduce l'erogazione di potenza sul retro attraverso un nuovo design "Super Power Rail" o SPR.

Intel 18A-P, TSMC A16 to Headline Advanced Node Race at VLSI Symposium

Intel ha già rivelato alcuni dettagli fondamentali del suo processo 18A-P.Secondo quanto riportato dai media, i parametri strutturali chiave del 18A-P, tra cui l'altezza della libreria e il passo del poly contattato, rimangono gli stessi del processo 18A di base.Gli aggiornamenti principali si concentrano sulla sintonizzazione a livello di transistor e sull'ottimizzazione della tensione.Il numero di opzioni di coppie VT BT è stato ampliato da quattro in 18 A a più di cinque ed è stata aggiunta una nuova tensione di soglia logica tra la tensione di soglia ultrabassa, o ULVT, e la tensione di soglia bassa, o LVT.

Il processo 18A-P migliora inoltre il controllo della variabilità del processo e l’efficienza termica, supportando i suoi obiettivi di basso consumo e alte prestazioni.Questi miglioramenti sono tra i motivi per cui Apple e altri progettisti di chip fabless stanno mostrando un maggiore interesse per la tecnologia.Per ottenere questi miglioramenti prestazionali, Intel ha introdotto nuove varianti RibbonFET basate sulla sua architettura gate-all-around, inclusi transistor ad alte prestazioni con contatto migliorato e dispositivi ottimizzati a basso consumo, rafforzando le basi del dispositivo per migliori prestazioni ed efficienza energetica.

Intel ha inoltre affermato di aver ridotto del 30% gli angoli di inclinazione del processo 18A-P, con l'obiettivo di migliorare la coerenza delle prestazioni e ridurre la variabilità.Gli angoli obliqui si riferiscono alle differenze nelle prestazioni dei transistor e nelle caratteristiche di potenza all'interno dello stesso nodo di processo.Man mano che la produzione di semiconduttori avanza verso nodi più aggressivi, il comportamento dei transistor diventa sempre più irregolare, rendendo il controllo della variabilità una sfida importante.

Secondo quanto riferito, il primo prodotto Intel basato sul processo 18A, Panther Lake, è entrato in produzione in volumi entro la fine del 2025. L'azienda prevede di implementare le tecnologie di processo derivate dal processo 18A in più fasi, con l'arrivo del 18A-P previsto nel 2026 e un ulteriore processo 18A-PT aggiornato previsto per il 2028.

Nel frattempo, TSMC si prepara al debutto del suo processo A16, il primo nodo dell’azienda basato sulla tecnologia Super Power Rail.Il processo sarà presentato formalmente al simposio VLSI, in programma dal 14 al 18 giugno. Secondo TSMC, rispetto al nodo N2P con prestazioni migliorate, A16 può fornire un miglioramento delle prestazioni dall'8% al 10% alla stessa potenza, ridurre il consumo energetico dal 15% al ​​20% alle stesse prestazioni e fornire un ulteriore guadagno dall'8% al 10% nella densità del chip.

TSMC prevede di iniziare la produzione in serie dell'A16 nel quarto trimestre del 2026. Voci di settore suggeriscono ampiamente che il chip Feynman di Nvidia potrebbe essere il primo prodotto ad adottare il processo.Fonti della catena di fornitura indicano che A16 sarà abbinato alle tecnologie di packaging avanzate CoWoS-L e SoIC, consentendo il ridimensionamento del sistema fino a 9,5 volte la dimensione del reticolo.Il processo è principalmente rivolto ai carichi di lavoro di calcolo ad alte prestazioni, o HPC.